Задумка в другом. На второй итерации фпга я реализовывал как-бы это правильнее назвать - своеобразную префиксную адресацию, которую повторил и тут. В чем задумка:

каждый SPI-девайс может находится в режиме ретранслятора или не-ретранслятора (потребителя) последовательностей.
RESET - это когда держим SCK и тогглим MOSI. после RESET'а SPI - переходит в режим ретранслятора. Таким образом если достаточное время подергать MOSI при SCK=1 мы резетнем все чипы в цепочке.
Далее - инструкция BREAK - эта инструкция форвардится по всем чипам и сбрасывает режим ретранслятора. Инструкции трехбитные.
Далее - можно дать инструкцию или загрузки данных по такому-то адресу сообщив адрес (11-бит - старшие 32 бита слова) и длину последовательности. Эти данные пойдут в самый последний чип ретранслятора.

Суть префиксной адресации - по сути в потоке битов мы неявно определяем адрес устройства. В чем-то похоже на тот-же JTAG, только проводов меньше, и state-машина в от того-же потока работает, а сбои out-of-sync излечиваются последовательностью сброса SPI.

Аналогичная схема повторяется в CPLD Altera MAXII на плате. которая либо раздает на цепочки чипов (длина цепочки ?! какая максимальная получится не известно), или на отдельные чипы. MAXII с 1.8V работает, хотя я уверен что на интересующих частотах будет и на 1.2V работать, правда с большим разбросом параметров.

Далее между платами - буфера. Далее - контроллер всего один - или на FPGA или ARM-борда - аля та-же распи (что как-бы менее надежно) или FTDI-конвертор USB <--> SPI или микроконтроллер USB <--> SPI. Которая общается сразу со всем хозяйством.

Скорость которая у меня поддерживается - ~50 Mhz. Посмотрим сколько будет на практике... Тот-же макс эту-же частоту потянет. Контроллер на распи - болта. Частота определяет сколько чипов можно на одну шину поставить.
Размер одного обращения (загрузка очередного задания) - 19*32 бит = 608 бит. Поллить надо вдвое чаще чем решает чтобы все хорошо работало. Ну плюс еще оверхид из-за пауз и резетов - грубо 2 килобита на задание. Чип интервал перебирает не полный - 756/1024. Соответственно одно задание на 5 Gh/s скорости решит за 756/1024*4/5 секунд = 0.6. Т.е. один чип будет кушать 2 килобита каждые 0.6 секунд. Или 3.3 килобита/чип. На 50 Mhz можно поставить _15000_ чипов - т.е. если все работает без косяков можно стойки соединять в одну шину........ Плюс еще дополнительно для надежности можно делать на том-же SPI коммутаторы. На стандартные для распи скорости (2.5 мегабита норм идет через шлейфы и т.д. правда драйвера там хилые) - 750 чипов.

Достаточно думаю с любых перспектив.