А не считали насколько использование chaining замедляет общение с чипами по сравнению с прямым если бы на каждый чип был свой порт SPI? Ведь на передачу через чип данных к следующему тратится несколько тактов (3 кажется?) - если делать длинную цепочку потеря времени может стать заметной.

Были ли сделаны выводы почему теоретически чип должен был выдавать до 5ГХ/сек, а получилось немного более 2ГХ/сек? В следствии чего так получилось (ошибка проектирования, много нерабочих ядер в чипе,...)?

Пока никто не дал в открытый доступ ни PCB ни код для какого-либо процессора с майнером. Что конечно не есть хорошо. Может хотябы создателю чипа что-то показывают? Или Вы (или tytus) создаете собственную разводку плат?