2. Платы в процессе - часть уже заказаны, часть еще рисуется ... Пока впереди всех Голландия - они там уже и майнер прикрутили и цепочку из 16 чипов осваивают (2ermak72: цепочку по SPI, без регулятора внутреннего)
А не считали насколько использование chaining замедляет общение с чипами по сравнению с прямым если бы на каждый чип был свой порт SPI? Ведь на передачу через чип данных к следующему тратится несколько тактов (3 кажется?) - если делать длинную цепочку потеря времени может стать заметной.
Там есть sync и async. Их можно чередовать и в пайплайне общаться - тогда задержка не влияет. 2 такта на sync. а async - 4 ns. Поэтому в реальных
цепочках этой задержкой можно управлять и получать достаточно хорошую чтобы к примеру 1000 чипов в цепочке работала. Вопрос только со збоями чипов внутри цепочки - но пока на платах с 16 чипами все неплоо.
Были ли сделаны выводы почему теоретически чип должен был выдавать до 5ГХ/сек, а получилось немного более 2ГХ/сек? В следствии чего так получилось (ошибка проектирования, много нерабочих ядер в чипе,...)?
Моделированием это не отловить - кристалл еще не вскрывали - подручных средств нет для этого. Пока денег и ума мало их сделать.
Ядра как раз все рабочие. Причина как раз в том что моделировать адекватно на имеющихся вычислительных мощностях нереально.
Пока никто не дал в открытый доступ ни PCB ни код для какого-либо процессора с майнером. Что конечно не есть хорошо. Может хотябы создателю чипа что-то показывают? Или Вы (или tytus) создаете собственную разводку плат?
Что-то показывают - но оно все work in progress... Из того что видел краем глаза - 4 дизайна плат в процессе. И народ смущается творчество свое показывать публично, пока не доведут до ума - вот плата, вот майнинг :-)